Micro Systèmes n°30 avril 1983
Micro Systèmes n°30 avril 1983
  • Prix facial : 20 F

  • Parution : n°30 de avril 1983

  • Périodicité : mensuel

  • Editeur : Société Parisienne d'Edition

  • Format : (203 x 271) mm

  • Nombre de pages : 222

  • Taille du fichier PDF : 173 Mo

  • Dans ce numéro : entretien avec Clive Sinclair... la multiplication des micros.

  • Prix de vente (PDF) : gratuit

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bien entendu, indiquée par son constructeur. Le raccordement au bus IEEE 488 Le raccordement au bus utilise, selon le cas, des connecteurs de 24 ou 25 broches dont le schéma est donné figure 6. Cette double normalisation s'explique par des raisons historiques  : originellement, le bus IEEE 488 fut développé sur des connecteurs à 24 broches, puis normalisé par la suite à 25 broches, principalement à la demande des constructeurs européens. Le connecteur de 25 broches représente donc la norme officielle, particulièrement dans sa version européenne IEC 625-1. Toutefois, le modèle à 24 broches reste très répandu chez les constructeurs américains. Notons que le connecteur européen possède le même brochage que l'interface V 24/RS 232C, ce qui peut être la cause d'erreurs catastrophiques en cas d'inattention. Ce modèle possède l'avantage sur son homologue américain d'un meilleur blindage « HF ». Heureusement, il existe de nos jours des boîtiers qui assurent l'adaption entre les deux standards. ATN IFC NRFD E01 0103 0101 MASSE SRO I NDAC 1 DAV 1 0104 I 0102 1 IE 111 RE D LI El R3 El El El El RI m mmCsaCEmoIElC a) IC AjEC, MEC I PER 017 1 0115 i A11 9 7 OV AVEC AVEC AVEC 0108 0106 10 8 6 FILS DE MASSE TORSADES ET APPAIRES b) HORIZONTAL Broche Signal Broche Signal 1 D101 14 D105 2 D102 15 D106 3 D103 16 D107 4 D104 17 D108 5 REN 18 Gnd (5) 6 E01 19 Gnd (6) 7 DAV 20 Gnd (7) 8 NRFD 21 Gnd (8) 9 NDAC 22 Gnd (9) 10 IFC 23 Gnd(10) 11 SRQ 24 Gnd(11) 12 ATN 25 Gnd(12) 13 shield/F'FF/ANS ! b) Norme IFC 625-1. 108 — MICRO-SYSTEMES Le Multibus SBC IEEE 796 Le Multibus d'Intel, également connu sous le nom de bus SBC, est un bus « universel », initialement conçu pour des microprocesseurs dont l'espace mémoire est distinct de l'espace d'entrées/sorties  : l'ancêtre commun, le 8080, puis ses dérivés 8085 et la série des 8086, les microprocesseurs Z 80, Z 8 et la famille Z 8000, issus du 8080, peuvent également fonctionner sans adaptation sur le bus SBC. Le système Multibus étant très répandu, il existe même des cartes développées avec d'autres processeurs que ceux précédemment cités (par exemple, carte 9945 de PEP) ; mais ce cas est assez exceptionnel. Le Multibus est organisé autour d'un ensemble de quatrevingt-six fils qui lui permettent d'adresser jusqu'à 1 M-octet de mémoire (vingt fils d'adresse) et même 16 M-octets avec l'extension à vingt-quatre fils prévue. Ces quatre-vingt-six fils se répartissent de la façon suivante  : • 16 fils de données• 16 fils d'adresses• 12 fils de commandes• 10 fils de contrôle et d'adresses• 8 fils d'interruptions• 12 fils d'alimentations• 12 fils supplémentaires d'alimentations. La vitesse maximum de transfert des informations est de 5 MHz. Les échanges sur le Multibus Le Multibus possède une commande totalement décentralisée, à l'opposé du bus IEEE 488, ce qui permet la réalisation de structures multiprocesseurs, à base d'unités centrales 8 bits, 16 bits, ou même des deux types. La transmission des données et des adresses utilise des bus distincts, et le transfert des données est de type « synchrone », avec vérification par signal d'acquittement. La figure 7 illustre la conception décentralisée du bus SBC. Sauf spécification contraire, les signaux de commande du Multibus fonctionnent en logique négative et sont donc actifs au niveau bas. De la même manière que Hewlett-Packard pour le bus IEEE 488, Intel utilise une notation particulière pour désigner ses signaux où le symbole/remplace la barre conventionnelle de complémentation  : ainsi la commande de lecture mémoire est notée MRDC/au lieu de l'habituel MRDC. Les figures 8 et 9 indiquent le principe de lecture et d'écriture sur le bus SBC. Avril 1983
SBC 104 Les autres possibilités du Multibus Le bus SBC possède bien d'autres possibilités que nous nous contenterons de citer  : • inhibition d'un bloc de mémoire vive ou de mémoire morte, INTERFACE MULTIBUS I MODULE ESCLAVE• possibilité d'interruptions « vectorisées », • « mélange » d'unités centrales 8 et 16 bits,• blocage d'une ressource critique par un processeur, Fig. 7. — Principe du Multibus  : grâce à des modules (maître et « esclaves ») , la transmission des données et adresses s'effectue sur des bus distincts.• alarme en cas de coupure d'alimentation... A la différence des autres, le bus SBC ne possède pas de contrôleur et ne connaît que des unités « maître » ou « esclave », de sorte que tout échange de données a lieu entre « maître » et « esclaves » sous le contrôle du « maître » ; une temporisation, appelée « chien de garde » sur le module « maître », surveille la ligne d'acquittement XACK/et libère le Multibus après un certain délai en cas de nonréponse. La commande décentralisée du Multibus Plusieurs modules « maîtres » pouvant accéder simultanément au bus, des précautions doivent être prises pour éviter les conflits ou même un interblocage du Multibus. D'une part, chaque carte comporte ses propres « ressources » (mémoire vive, mémoire morte, entrées/sorties...). De ce fait, une unité centrale ne demandera l'accès au Multibus que si la ressource désirée est extérieure, ce qui réduit considérablement les transferts nécessaires d'information ; de plus, toutes les ressources rési- dentes d'une carte SBC sont protégées contre les accès provenant du Multibus et seules les ressources communes peuvent être partagées. D'autre part, des circuits logiques intégrés sur chaque carte Multibus assure la gestion des priorités selon deux méthodes  : • La gestion série  : par l'intermédiaire des lignes BPRN/(Bus Priority Input) et BPRO/(Bus Priority Output), chaque « maître » inhibe le « maître » de priorité inférieure pour un accès au Multibus. Par conséquent, la priorité d'un module est fixée par son emplacement physique sur le connecteur « fond de panier ».• La gestion parallèle  : la ligne BREQ/(Bus Request) remplace ici la sortie BPRO/du montage précédent. La" priorité de chaque « maître » est déterminée par des circuits logiques de décodage. Dans tous les cas, le signal BCLK/(Bus Clock) est utilisé pour synchroniser les dispositifs de résolution des priorités. Comme son nom l'indique, le signal BUSY/reflète l'occupation du bus SBC. La figure 10 illustre les deux procédés de gestion des priorités. Bus d'adresses (ADFIn/I Adresses stables Memory m'ad command (MRDC(/O Input output readcornmand BORG/Data bus IDATna Do nées tablTransfert acknowledge IWACK Fig. 8. — Chronogramme de lecture sur le Multibus. Ba d arlresses (ADRn/I Data bus IDAT, I Memory volte command IMWTC'1 Input 0011011 enneconunandllOWC/1 TT:taled acknowledue IXACK e I Fig. 9. — Chronogramme d'écriture sur le Multibus. RCiK MAITRE 1 MAIII=IF 2 MAITRE 3 mm 4 4  : 4 CBREO BUSY Fig. 10 a. — Gestion des priorités d'accès sur le Multibus  : gestion• série o (montage daisy chain o). Avril 1983 MICRO-SYSTEMES — 109



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