Micro Systèmes n°25 sep/oct 1982
Micro Systèmes n°25 sep/oct 1982
  • Prix facial : 18 F

  • Parution : n°25 de sep/oct 1982

  • Périodicité : mensuel

  • Editeur : Société Parisienne d'Edition

  • Format : (213 x 271) mm

  • Nombre de pages : 246

  • Taille du fichier PDF : 178 Mo

  • Dans ce numéro : dossier sur la peau artificielle et le laser.

  • Prix de vente (PDF) : gratuit

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Deux mémoires vives statiques AS At• 7 AS/07 17 CONTROLE D'ENTRE (DES DONNEES CIRCUITS D'E/S DES COLONNES DECODEUR COLONNES vcc C)cmo BROCHAGE 2114 I -I cc VCC AS Ej 61 A7 Ai 0 SI A< Ej b MI 6 S A 40 d i'El m 1:0 ; • ri d 42 di lE1 1/03 CS a 6 1/04 0 d ki ï SYMBOLE LOGIQUE 2114 NOMS DES BROCHES A0-49 Entrées adresses WE Endure CS Validation bolher 1/01-1/04 E/S des donnes Vce (* 5 V1 ORO Masse CS Fig. A. — Architecture interne de la RAM « 2114 5 d'Intel. L'entrée et la sortie des données s'effectuent surie même bus. CYCLE DE LECTURE 1RC tACC Adresses X CS 4 t CO 1, 4-1CX -k 4—tOTD tOHA 4-4 D OUT CYCLE D'ECRITURE• tW C Adresses X tWR tw WE t OTW D OUT » » » » » » » » D IN itow tDH4, WX)00000 « Fig. B. — Les « cycles » de la « 2114 N. La mémoire vive 2114 (1 K x 4) d'Intel  : L'architecture de la « 2114 » est similaire à celle de la 2102 (fig. A). La seule différence (hormis la capacité de chaque boîtier) est que l'entrée et la sortie des données s'effectuent ici sur le même bus (4 bits). Ainsi, pour écrire ou lire une information, les 4 bits seront placés sur les lignes 1/01, ILL 1/03 et 1/04. Le signal WE (Write Enable) équivaut au « R/W » réncontré généralement pour d'autres circuits. Il détermine un cycle d'écriture ou de lecture suivant son état en bloquant certains amplificateurs tampons (buffers) « 3 états ». Les temps des cycles de cette mémoire sont pratiquement identiques à ceux de la 2102 (fig. B). Une RAM CMOS  : L'IM 6518 (1 K x 1 bit) d'Intersil Une structure « classique »  : nous retrouvons la matrice de cellules 32 x 32, les décodeurs de rangées et de colonnes, une entrée Din, une sortie Dout « 3 états » (fig. C). Par contre, une mémorisation des adresses intervient lors de la transition négative de STR (Strobe  : échantillonnage), ce qui entraîne une souplesse accrue de fonctionnement lors d'applications spécifiques. Bien que cette mémoire C-MOS n'ait pas une capacité de stockage plus élevée qu'une 2102 (ou une 2114), elle comporte deux caractéristiques essentielles liées à tout composant C-MOS. En premier lieu, cette mémoire consomme une puissance inférieure à 5• 10-6 W !, soit un courant débité par l'alimentation de l'ordre de 0, I mA sous 5 V. Ceci est une solution aux problèmes de consommation ren- 92 MICRO SYSTEMES Septembre-Octobre 1982
Etude contrés avec des mémoires comme la 2114 dont la puissance dissipée avoisine le watt ! Cette mémoire C-MOS dispose, de plus, d'une gamme de tension variant de 4 à 11 V. Ceci autorise une simple pile dé 4,5 V du commerce à subvenir aux besoins électriques de blocs de mémoires C-MOS. En outre, de nombreuses sociétés proposent des cartes supplémentaires de mémoires C-MOS non volatiles équipées des batteries dont la recharge est assurée dès la mise sous tension du micro-ordinateur. En conclusion, les mémoires C-MOS, bien que dotées d'une faible capacité, sont intéressantes pour la synthèse de systèmes où les problèmes d'alimentation sont contraignants.• REGISTRE D ADRESSES DECODEUR DE RANGEES MATRICE 3 2 3 2 Entrée de la donnée Validation de rien tura (WE) CS2 — CSI 4 Ad AI A2 43 44 -D- D- D- E/S ET DE C ODEUR DE COLONNES REGISTRE D'ADRESSES AO Al A2 A3 AG Fig.C. — La RAMC. MOS « 6518 » dintersil  : une structure « classique ». CYCLE DE LECTURE I•e—,STR STR A0-A9 lAcos 4000 C51 ou C52 6518 seulement Sortie de la donnée Valide CYCLE D'ECRITURE.-15TR STR'ADOS•, ADOH AD-A9 CSI. CS2 WE H Entrée de la donnée Fig. D. — Les cycles de la « 6518e. transistor (fig. 19). Il sera bloqué ou saturé selon l'état de la ligne de sélection du mot. Cette technologie spécifi e à Mostek se nomme Poly II. Elle permet d'atteindre es taux d'intégration élevés. La structure interne de la « 4116 » apparaît figure 20. Une caractéristique importante de cette mémoire est le multiplexage des adresses. En effet, seuls 7 bits d'adresse sont utilisés (au lieu des 14 nécessaires à l'adressage de 16 384 cellules). Ainsi, dans une première phase, les 7 bits d'adresse de poids faible sélectionnent la colonne. Dans un second temps, les 7 autres bits d'adresse décodent une rangée parmi les 128. Les signaux de multiplexage internes produits à l'extérieur de la mémoire sont au nombre de deux  : • RAS (Row Address Strobe) informe de la présence des 7 bits d'adresse de décodage d'une rangée ; • CAS (Column Address Strobe) correspond à l'envoi des 7 bits d'adresse de sélection d'une colonne. Nous pouvons remarquer que cette sélection ne fait intervenir que 64 colonnes, ce qui peut paraître paradoxal (128 x 64 inférieur à 16 384 [16 K]). En réalité, la structure mémorielle se partage deux sous-plans mémoire de 8 K 64 colonnes sont utilisées pour chaque sous-plan qui sera alors adressé par les six lignes Ao à A6 (26 = 64) appliquées sur le décodeur des colonnes. C'est le dernier bit (A7) qui détermine selon son état quel sous-plan mémoire sera choisi. Un plan mémoire de 16 K X 8 bits Ici huit boîtiers sont connectés, comme le montre la figure 21. Lorsqu'un plan mémoire est choisi, accompagné d'un signal d'accès engendré par le processeur, la logique de commande élabore un signal de multiplexage MUX. Ceci a pour effet l'envoi successif des adresses lignes et colonnes vers les boîtiers MK 4116. Septembre-Octobre 1982 MICRO-SYSTEMES — 93



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