Micro Systèmes n°25 sep/oct 1982
Micro Systèmes n°25 sep/oct 1982
  • Prix facial : 18 F

  • Parution : n°25 de sep/oct 1982

  • Périodicité : mensuel

  • Editeur : Société Parisienne d'Edition

  • Format : (213 x 271) mm

  • Nombre de pages : 246

  • Taille du fichier PDF : 178 Mo

  • Dans ce numéro : dossier sur la peau artificielle et le laser.

  • Prix de vente (PDF) : gratuit

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Selon les charges résistives d'un bistable « MOS », la vitesse de commutation est différente. Etude X0 COO C01 CO3 Xi 0 1 C10 C11 C12 C13 X2 0 4 O C 20 C 21 C22 C 23 a) 0 X3 0 4 C30 C31 1 C32 C 33 Ecriture/lec• t w  : t• 411, - 41/o Y0 Y1 Y2 Y3• So Wo Wi Fig. 10. - Structure interne de la RAM SN 7481 A de Texas Instruments. e21 par l'intermédiaire d'amplificateurs de lecture qui transforment ce courant en un niveau logique (fig. 8). Supposons maintenant que nous voulions inverser le contenu de cette cellule (Cii = I, T1 bloqué et T2 saturé). Il faut « forcer » sur les lignes de bit de la cellule les niveaux logiques « I » pour eu et « 0 » pour e21. Ceci s'effectue grâce à des amplificateurs d'écriture (fig. 9). Le niveau « 1 » sur en bloquant la jonction bi/eii, le courant de saturation circulant précédemment dans T1 ne peut plus se refermer par e11. Ceci entraîne une remontée du potentiel sur le collecteur de Ti jusqu'à la tension + V. L'effet final 86 MICRO-SYSTEMES en est le déblocage de la jonction b2/e2. Ainsi Ti est bloqué et T2 saturé  : la cellule mémorise désormais la valeur « 1 », selon la convention que nous avons adoptée. Désélection et adressage d'une autre cellule Pour accéder à une autre cellule, la précédente (CO doit être désélectionnée par la mise à « 0 » d'une ou des deux lignes Mi et Ni. Cependant C1 conserve son état (Ti bloqué, T2 saturé). En effet, si au moins une des lignes de sélection est au niveau bas, T2 reste saturé, car le courant de satura- tion IcsAT se referme sur la, ou les lignes de sélection stabilisées au niveau bas. A l'inverse, T1 reste bloqué même si les trois émetteurs sont au niveau bas, car Vc2 OV) est appliqué sur la base de T1. Mise en cm re d'un boîtier réel En comparant la structure interne générale d'une mémoire vive (fig. 1) et celle de la RAM SN7481A de Texas Instruments (fig. 10), nous constatons que  : • La sélection d'une cellule s'opère par coïncidence.• La RAM SN 7481 A ne possède pas de blocs de décodage Septembre-Octobre 1982
Les mémoires à semi-conducteurs  : — Les dispositifs à lecture/écriture Etude Plan mémoire représentant 64 x 1 bit AO Al A2 DE CO DEUR ADR ESS E S L IG NE S 0 XO X1 XO X1 2 X2 X2 X3 XO 5 X1 g X2 X3 YO Y1 Y2 Y3 - L X3 XO X1 X2 X3 YO Y1 Y2 Y3 - t YO Y1 Y2 Y3 L YO Y1 Y2 Y3.1 0 1 2 3 4 5 6 7 DECODEUR ADRESSES COLONNES A3 A4 A5 -11 So WO Si Wi LOGIQUE DE COMMANDE RAN CS ô o 0 0 AO Al A2 A3 A4 A5 TI D in D out Fig. 11. - Plusieurs boîtiers mémoire peuvent être interconnectés pour constituer un plan mémoire de capacité élevée. d'adresses. Il faut donc prévoir deux circuits décodeurs « 1 parmi 4 » afin de sélectionner respectivement une ligne et une colonne.• La logique de commande (R/W, CS, D in, D out) est pratiquement inexistante ; la mémoire n'intègre que les amplificateurs de lecture ou d'écriture.• La capacité de cette mémoire vive (16 cellules de 1 bit) peut aujourd'hui paraître faible*, mais nous savons qu'il est possible d'obtenir des capacités plus élevées en assemblant plusieurs boîtiers SN 7481 A. * La RAM SN 7481 Ainsi la figure 11 décrit un plan Afut conçue par Texas Instruments en mémoire de 64 cellules, constitué 1972. de quatre boîtiers SN 7481. Re- Septembre-Octobre 1982 marquons qu'il a fallu ajouter les circuits logiques de commande et les décodeurs d'adresses. La logique de commande, définie par l'utilisateur, permet de « gérer » la donnée d'entrée (D in) et la donnée de sortie (D out) en fonction des signaux R/W, CS, (SO, WO et SI, W1). Les données de la mémoire ainsi constituée n'ont qu'une longueur de 1 bit. Celle-ci peut, bien entendu, s'accroître par adjonction de plans mémoires, comme le montre la figure 12. Les mémoires vives MOS Dans le chapitre précédent, nous vous avons présenté la conception d'une cellule de base N-MOS sous deux types, A et B, dont la différence se situe au niveau de leur vitesse de commutation (supérieure pour le second type). Sur le plan fonctionnel, ces deux cellules sont totalement équivalentes. Elles ne seront donc plus différenciées par la suite. Ainsi, une cellule de base sera représentée comme l'indique la figure 13. Lors de la sélection d'une rangée, les transistors T3 et T4 sont en état de conduction. Leurs drains étant reliés aux lignes d'écriture/lecture, il est alors possible d'agir sur la cellule. Nous allons voir maintenant comment s'intègre une telle cellule dans une MICRO-SYSTEMES — 87



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