Clefs n°59 été 2010
Clefs n°59 été 2010
  • Prix facial : gratuit

  • Parution : n°59 de été 2010

  • Périodicité : annuel

  • Editeur : CEA

  • Format : (210 x 297) mm

  • Nombre de pages : 160

  • Taille du fichier PDF : 16,5 Mo

  • Dans ce numéro : les matériaux au coeur du processus d'innovation.

  • Prix de vente (PDF) : gratuit

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118 Des matériaux pour les technologies de l’information et de la santé CLEFS CEA - N°59 - ÉTÉ 2010 20 nm Opérateur chargeant la machine d’exposition par faisceau d’électrons. Cette machine permet de réaliser des motifs inférieurs à 11 nm sur les tranches de silicium de 300 mm de diamètre. TiN High K Figure 3. Transistor MOS (pour Metal Oxide Semi-conductor) à grille High K-nitrure de titane (Tin) en technologie de silicium (Si) sur isolant. On y voit l’ensemble des empilements de matériaux qui permettent de réaliser les transistors des microprocesseurs : silicium polycristallin, titane (TiN), hafium (HfO 2), nickel (NiSi). Si Poly S i NiSi Gérard Cottet/CEA la consommation des circuits en électricité (figure 3). Ces résultats découlent de l’utilisation de substrats SOI (Si/SiO 2/Si), à couche très mince de silicium (voir le chapitre consacré à l’ingénierie des substrats). Pour les filières les plus performantes, en termes de rapidité, l’intégration de grilles High K/métal se complexifie avec l’introduction de deux métaux différents côtés « N » et « P » destinés à maintenir de faibles tensions de seuil, condition nécessaire pour garder une faible consommation électrique tout en augmentant les performances. Si des solutions existent pour fabriquer le transistor de type NMOS, en revanche, des mécanismes physicochimiques complexes rendent beaucoup plus difficile la réalisation des grilles métal de type PMOS. En effet, parvenir à une épaisseur électrique d’à peine un nanomètre, requise par les filières de hautes performances les plus avancées, passe par la diminution de l’épaisseur de la silice interfaciale. À ce niveau, les propriétés électriques de la grille se dégradent en raison de son interaction avec le matériau de haute permittivité par traitement thermique (déplacement d’oxygène, création de lacunes...). Dans les assemblages traditionnels CMOS (pour Complementary Metal Oxide Semi-conductor), la grille une fois réalisée subit un traitement thermique à température élevée qui entraîne l’activation des dopants de jonctions. Il s’agit d’un procédé qui demeure très attractif car simple et peu coûteux. Néanmoins, aujourd’hui, les chercheurs lui préfèreraient la technique dite Damascène qui s’apparente aux techniques utilisées par les anciens habitants de la région de Damas (la Damascène) pour réaliser des incrustations de métaux enchâssés dans un fond de métal sombre. Cette technique consiste d’abord à graver la couche d’isolant, puis à réaliser un dépôt de couches critiques de métaux de grille et enfin à les polir pour ne laisser que les parties utiles. Cette opération a lieu en fin de procédé, après les recuits à haute température, afin que ceux-ci ne détruisent pas les propriétés intrinsèques des matériaux. Matériaux : le substrat silicium évolue aussi Si les matériaux et les technologies dédiés à la grille de commande des transistors évoluent, il en va de même des matériaux semi-conducteurs, le silicium notamment. Ces mutations en stimulent les propriétés, particulièrement la mobilité des porteurs. La technique utilisée, l’épitaxie, consiste à réaliser un dépôt de couches monocristallines qui soit en cohérence avec le silicium du substrat. Autrement dit, il s’agit de faire croître une couche de matériau semiconducteur sur un substrat, cette couche ayant la même orientation cristalline que le substrat (figure 4). La maîtrise de cette technique a permis au Leti de mettre au point des procédés de croissance destinés à différents alliages de silicium, de germanium et de carbone. L’opération s’effectue, sélectivement ou non, par rapport aux couches sous-jacentes, et/ou en contrainte, en tension ou en compression, par rapport au substrat de silicium du fait des paramètres de maille différents du silicium, du germanium et du carbone. oxyde Si Ge Si 0,5 Ge 0,5 5 nm Figure 4. Image en microscopie électronique, en transmission, d’une bicouche. L’image montre du germanium (Ge) en compression (8 nm) et du silicium (Si) en tension (5 nm) déposés sur une couche très épaisse de l’alliage silicium/germanium. L’oxyde constitue la grille du transistor. CEA
Selon la nature des contraintes et la composition chimique des couches, les chercheurs sont parvenus à multiplier, de 2 à 10, la mobilité des électrons et des trous dans le canal de conduction des tran sis tors MOS (pour Metal Oxide Semi-conductor)–voir encadré. Mettant à profit la différence entre la vitesse de gravure du silicium et celle de l’alliage silicium/germanium, ces mêmes chercheurs sont également parvenus à graver latéralement des couches d’alliage silicium/germanium, sélectivement par rapport à du silicium, et à empiler des canaux de conduction, les uns sur les autres. D’où un gain important en quantité d’intégration. Des milliards de transistors à interconnecter Avec la diminution de la taille des transistors, les chercheurs peuvent désormais concevoir des circuits intégrés de plus en plus complexes, comportant jusqu’à plusieurs milliards de transistors (figure 5). Pour ces chercheurs, le défi consiste à interconnecter ces composants. Il ne s’agit pas d’une opération simple en raison de la longueur accrue des conducteurs métalliques (la longueur cumulée sur une puce dépassant le kilomètre), de leur finesse toujours plus grande et de leur proximité les uns avec les autres. Aussi, l’aluminium et le SiO 2, utilisés jusqu’au milieu des années 1990 dans des structures comportant seulement un ou deux niveaux de connections, font-ils place désormais à de nouveaux matériaux aptes à réduire la résistance des lignes conductrices et les couplages entre les lignes voisines. Il en a résulté une diminution des temps de propagation des signaux, de la diaphonie entre pistes (cross talk ou passage non souhaité d’un signal entre deux pistes) et de la consommation. Y parvenir, supposait d’introduire des matériaux conducteurs électriques de qualité accrue. Le cuivre est apparu comme un excellent candidat pour réduire la résistance des lignes. De même, des diélectriques dotés d’une très faible permittivité relative ont permis de diminuer les couplages entre pistes voisines. L’introduction de ces matériaux a nécessité plus de dix ans de travaux. La principale difficulté à résoudre concernait le cuivre. En effet, ce métal figure parmi les principaux « poisons » du silicium en raison de sa capacité à diffuser très rapidement et à tuer la durée de vie des porteurs. Aussi, a-t-il fallu développer des barrières métalliques, fines et peu résistives, capables d’empêcher la diffusion du cuivre dans le silicium et de conserver ainsi toutes leurs performances aux composants. Cette difficulté résolue, une autre a surgi : l’impossibilité de graver le cuivre avec les techniques classiques de gravure comme c’était le cas avec l’aluminium. Pour surmonter l’obstacle, les chercheurs mettront au point une technologie inédite capable de manipuler le cuivre, la technologie dite Damascène décrite précédemment laquelle opère en trois temps : graver le diélectrique, le remplir de métal puis éliminer le métal excédentaire par un polissage mécanochimique. Du côté des diélectriques, c’est en introduisant d’abord du carbone dans la silice, puis en augmentant la porosité de la matrice, que l’on a fait diminuer la permittivité. Aujourd’hui, les chercheurs étudient de nouvelles approches d’intégration appelées, soit à remplacer interconnexions supérieures (jusqu’à 5 niveaux) interconnexions intermédiaires (jusqu’à 8 niveaux) premier niveau de métal ligne de connexion pas du premier niveau de métal les diélectriques par de l’air, soit à connecter les différents niveaux de métallisation avec des nanotubes de carbone. L’ingénierie des substrats : des matériaux innovants pour des applications en rupture Les performances des matériaux et des procédés dédiés à la nanoélectronique demeurent toujours très dépendantes de la qualité des substrats sur lesquels ces matériaux sont développés. Pendant longtemps, le silicium a pu garantir ces performances. Aujourd’hui, les chercheurs veulent aller plus loin et ne plus se limiter à l’étude de nouveaux empilements. Leur ambition vise le substrat luimême : parvenir à structurer les matériaux de base, associer dans un même substrat des matériaux différents, voire réaliser les procédés de fabrication des composants sur un substrat différent de celui sur lequel ils seront ensuite utilisés. Au Leti, l’ingénierie des substrats se développe autour d’un procédé nommé Smart Cut TM, exploité par la société Soitec, leader mondial de la fourniture de substrats SOI (pour Silicon On Insulator). Associé à des techniques de report de couches minces, ce procédé permet d’accéder à des performances toujours supérieures, aussi bien par l’approche More Moore que par celle More than Moore. Malgré tous les développements technologiques évoqués précédemment, il n’en demeure pas moins que, lorsqu’il s’agit de réduire la taille d’un transistor, le couplage grille/canal tend à devenir de plus en plus faible au regard du couplage source/drain (voir encadré). Reste donc à contenir cette perte de contrôle électrostatique en concevant et en réalisant les circuits CMOS sur des substrats innovants – par exemple, le substrat SOI. Aujourd’hui, il s’agit d’un produit parvenu à maturité, présent dans la feuille de route des plus grands fabricants mondiaux de circuits intégrés (IBM, Freescale, AMD...). Pour filer la métaphore, le substrat SOI se présente comme un passivation matériau isolant barrière de gravure isolant de protection conducteur en cuivre avec barrière de diffusion isolant du premier niveau de métal contact en tungstène Figure 5. Coupe d’un circuit intégré actuel pouvant comporter jusqu’à huit niveaux d’interconnexions. ITRS CLEFS CEA - N°59 - ÉTÉ 2010 119



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